正解はエの1/2¹⁰です。
2012年度 春期 応用情報技術者 午前 問24
難度
標準
ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15 MHz の発振器と、内部の PLL1, PLL2 及び分周器の組合せでCPUに 240 MHz, シリアル通信(SIO) に 115 kHzのクロック信号を供給する場合の分周器の値は幾らか。ここで、シリアル通信のクロック精度は±5%以内に収まればよいものとする。
原図の接続：発振器15MHz→PLL1（8逓倍）。PLL1の出力は二つに分岐し、一方がPLL2（2逓倍）→CPU240MHz、もう一方が分周器→SIO115kHz（±5%）につながる。
選択肢
解説
結論 → 詳細 → 補足 の 3 層構成
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解説
結論 → 詳細 → 補足 の 3 層構成
詳細Layer 2展開閉じる
分周器はPLL1の後から分岐しているため、入力周波数は15MHz×8=120MHzです。これを2¹⁰=1,024で割ると117.1875kHzとなります。115kHzからの誤差は約1.90%で、許容範囲109.25〜120.75kHzに入ります。1/2⁴、1/2⁶、1/2⁸ではそれぞれ7,500、1,875、468.75kHzとなり範囲外です。CPUへ向かうPLL2の2逓倍はSIO側には適用しません。
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