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ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15MHzの発振器と,内部のPLL1, PLL2及び分周器の組合せでCPUに 240 MHz, シリアル通信(SIO)に 115 kHz のクロック信号を供給する場合の分周器の値は幾らか。ここで、シリアル通信のクロック精度は±5%以内に収まればよいものとする。
結論 → 詳細 → 補足 の 3 層構成
エ が正解である根拠は、CPUクロックとSIOクロックの生成プロセスから導き出されます。CPUに240MHzを供給するため、15MHzの発振器をPLL1、PLL2、分周器の組み合わせで逓倍する必要があります。PLLは入力信号の周波数を整数倍または分数倍にする機能を持つ回路です。問題文から、CPUクロック240MHzは、SIOクロック115kHzよりもはるかに高い周波数であることがわかります。CPUクロック240MHzを生成する過程で、分周器が設定されると考えられます。CPUクロック240MHzを生成するためのPLLの倍率と分周器の組み合わせにより、最終的に240MHzが得られます。
SIOクロック115kHzの精度は±5%以内であれば良いとされています。この精度要件は、CPUクロック生成に用いられるPLLや分周器の設計において、SIOクロック生成部がCPUクロック生成部よりも多少の周波数変動を許容できることを示唆しています。
仮に分周器の値が 1/210 (すなわち210分周)であった場合、SIOクロック115kHzを生成するために、115kHz × 210 = 24150kHz = 24.15MHz の信号をPLLの出力から分周することになります。CPUクロック240MHzとの関係を考慮すると、この24.15MHzという値は、15MHzの発振器からPLLによって逓倍された中間周波数として妥当な範囲に収まる可能性が高いです。
アの1/24では、115kHz × 24 = 2760kHz = 2.76MHz となり、CPUクロック240MHzを生成する過程で得られる中間周波数としては低すぎます。イの1/26では、115kHz × 26 = 2990kHz = 2.99MHz、ウの1/28では、115kHz × 28 = 3220kHz = 3.22MHz となり、いずれもCPUクロック240MHzとの関連性が薄くなります。CPUクロック240MHzを生成するためのPLLの逓倍率と、SIOクロック115kHzを生成するための分周器の組み合わせが、最も整合性の取れる選択肢がエの1/210です。
解説は Google Gemini に IPA 公式の問題文・公式解答を入力して生成しています。 事実誤認・選択肢の取り違え・最新法令の反映漏れ等を含む可能性があるため、 重要な判断は必ず IPA 公式資料でご確認ください。
最終更新:
検証プロセス・誤り報告フローは 運営透明性レポートで公開しています。
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